一．解释下列名词、术语的含义（每个2分，共20分）
1.计算机体系结构 2.透明性 3. 指令集系统的规整性 4. 非线性流水线 5. 并行处理机 6. 指令周期 7. 寻址技术 8. 选择通道 9. 通道程序 10. 自同步能力
二．填空（每空1分，共20分）
（第1——4小题必做，在第5——13小题中，或做第5——8小题，或做第9——13小题）
1．一般说来，按照CPU内部操作数的存储方式，可以将机器指令集结构分为：( )（ ）和( )。
2．单机和多机并行性发展的技术途径有（ ）、（ ）和（ ）。
3．存储器层次结构设计技术的基本依据是程序（ ）。
4．在计算机体系结构设计中，软硬件功能分配取决于（ ）。
5．从主存的角度来看，“Cache----主存”层次的目的是为了（ ）。
6．描述向量的数据的参数有：（ ）、（ ）、（ ）。
7．程序循环是用（ ）来实现的，而微程序循环是用（ ）来实现的。
8．可擦写光盘是通过（ ）效应实现写入信息的，而读书信息则是通过( )实现的。
9．DMA与CPU访问冲突的处理方式有（ ）、( )、( )三种。
三、简答以下问题（每个3分,共12分）
1．简述CISC结构计算机的缺点和RISC结构计算机的设计原则。
2．全相联和直接相联相比，各有何优缺点？
3．程序控制指令有什么功能？它主要包括哪些指令？
4．试述DMA传送数据与通道传送数据有何区别、？
四．计算题（每个5分，共20分）
（第1~3小题必做，在第4、第5小题中，或做第4小题，或做第5小题。）
1．假设在某串行处理机上运行的一个程序，该程序的可并行化程序段执行时间占整个程序执行时间的80% 。现将该程序运行在一台并行处理机上，假设并行处理机对并行化程序段执行的加速比为Sn ，且不改变其它非并行化程序段(串行程序段)的执行时间，求该并行处理机对该程序的加速比，以及该加速比的峰值，从中可以得到什么启示？
2．某计算机中使用32KB的Cache，分别用于存放指令和数据，其失效率分别为0.39%(指令Cache)和4.82%(数据Cache)。假设所有存储访问操作的75%为取指令操作，25%为访问数据操作，Cache的命中时间(即访问命中时所需要的时间)为1个时钟周期。失效开销为50个时钟周期。试计算平均访问时间。
3．
4.一组数组多路通道，每传送8K字节选择一次设备，选择设备的时间为1ns，传送一个字节的时间为125ns，其连接4台硬盘，3台磁光盘，它的数据传输率分别为4MB/ST 2MB/S。试求该通道的极限流量和实际最大的流量。
①该存储器层次结构的平均访问时间；
(2) 和直接对主存进行访问相比，该存储器层次结构访问时间加速比是多少？加速比的最大值是多少？
五、综合题（统考生做1、2、3、4，单考生做1、2、3、4或5、6、7、8，每小题7分，共28分）
1．在500MHz的DLX流水线上运行如下代码序列：
loop:
LW F1,0(R2)
ADDF F1,F1,#1
SW F1,0(R2)
ADDI R2,R2,#4
SUB R4,R3,R2
BNZ R4,loop
其中，R3的初值 R2 396。假设在整个代码序列的运行过程中所有的存储器访问都是命中的，并且在一个时钟周期中对同一个寄存器的读操作和写操作可以通过寄存器文件“定向”，假设该DLX流水线有正常的定向路径和一个单周期延迟分支，以最大程度加速上述指令序列的执行为目标，请对该循环中的指令进行调度(你可以重新组织指令的顺序，也可以修改指令的操作数，但是注意不要增加指令的条数)。请画出该指令序列的执行的流水线时空图，并计算执行上述简单循环所需的时钟周期数。其MIPS和MFLOPS各是多少？
2．为了解决计算机系统中的I/O和Cache一致性问题，现将输入输出总线和Cache相联，直接将磁盘页面读入Cache。假设：
( 1 )每个页面为16KB,Cache块为64B
( 2 )I/O操作所对应的新页的地址不在Cache中且CPU不会访问新页中的任何数据。I/O系统缓冲器能够存储一个64B的块。CPU不会访问新页中的任何数据。
( 3 )Cache中95%的被替换块将会被再次读取，并引发一次Cache失效;访问或失效在所有Cache块中均匀分布，Cache使用写回策略。平均50%的块被修改过。没有I/O操作时每1百万个时钟周期中有15000次失效。
( 4 )失效开销指令是30个时钟周期。如果替换块被修改过，则再加上30个时钟周期用于将被修改过的块写回主存。
假设计算机平均每一百万个时钟周期处理一页磁盘页面。请分析I/O操作对CPU性能的影响有多大。
3．某微程序控制器，微指令采用断定型微地址结构，其中非测试地址HF为7位，测试地址TF为1位，测试条件或测试源有7个。试给出微指令结构，并画出形成测试地址的原理框图。
4．外围电路采用TTL电路，使用64K X 4位的DRAM存储芯片，构成1M X 64位的主存储器。试回答：
需要多少存储芯片？
存储芯片地址引脚个数是多少？
存储器地址码位数是多少？作为片选译码的地址码位数是多少？
假设一个TTL门电路可以驱动8个 端，计算存储器 需要多少个TTL门电路驱动？
5．试画出N＝8的3级立方体网络（8个输入端，8个输出端）若要同时实现0 2, 3 5的连接，是否可以采用级控制方式。为什么？应如何设置控制信号？
6．给定下面的动态多功能流水线：
其中：
1为乘法流水线，2为加法流水线。假设输入和输出的缓冲寄存器足够大，而且输出
（1）画出此情况下的时空图
（2）计算其实际吞吐率、效率和加速比。
7．在有级屏蔽的多级中断系统中，系统软件对屏蔽码赋值，可灵活改变中断处理次序。假设级屏蔽位是“0”表示开放中断，是“1”表示屏蔽中断，现有三级中断，其优先处理次序为：132。试将满足要求的屏蔽码填入下面三级中断屏蔽码表中。
______________________________________
| | 中 断 屏 蔽 位 |
|中断级别 |-------------------------|
|__________|__一级____二级____三级___|
|__目态____|_________________________|
|__第一级__|_________________________|
|__第二级__|_________________________|
|__第三级__|_________________________|
8．何谓程序中断传送？简述程序中断控制输入设备传送的过程？
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